mt5是什么平台所以当DRAM的核心频率变化不大的时候的先容越来越众了。本文依据汇集上搜罗到少许音信，汇总并翻译成了中文，个中有不少是自己自身的分解，过错之处，还望来信匡正。
依据DDR4标准，DDR4数据传输的最高速率为3200MT/s，即一秒钟能够传输3200M笔数据，倘若是一颗x4的颗粒（Device），那么一秒钟就能够传输3200Mx4 bits的数据。倘若要换算成Byte单元，只必要除8即可取得，为1.6GB/s。因为DDR类型颗粒上下边沿都邑传输数据，本质Clock的频率为3200MT/s的一半，即1.6GHz的频率。
比照DDR5来说，依据网上音信，最高数据传输速率为6400MT/s，为DDR4的一倍。时钟频率也雷同，翻了一倍，为3.2GHz。以是DDR5速即率和频率的角度上来看，比DDR4有了鲜明的擢升。
DDR5是奈何实行速率和频率均翻倍的呢？原来从DDR开头，根基上数据传输速率的添补都是通过翻倍预取（prefetch）来实行的。比方：
SDRAM中的S是Sychronous的兴趣，其寓意是指DRAM作事采用的时钟为外部的同步时钟。DRAM的寓意是Dynamic Random Access Memory的兴趣。Dynamic主倘使相对SRAM的S来说的，S的兴趣是Stastic，静态的兴趣。SRAM平淡被用来造造芯片内部的Cache。Random Access的兴趣是读写延迟并不随拜望存储空间的实在物理身分分歧而分歧。SDR是指SDRAM没有采用预取成效，以是DRAM的重点（Core）频率与IO频率同等。任何时分当DRAM选中的某行某一列吐出一笔数据的时分，这笔数据就会被直接放到了IO接口上输出。此时数据传输的频率与DRAM重点频率同等，最高能够抵达133Mhz。
当到了DDR时期，每当拜望DRAM选中的某行中的某一列的时分，DRAM颗粒直接预取下一列，这时每一个Core的时钟周期，都将发生两笔数据。当把这两笔数据以串行的格式放到IO接口上的时分，你必要两倍于Core时钟的频率技能采样到两笔数据。或者，依然采用Core的时钟频率，但必要上下边沿均采样技能取得这两笔数据。是以，这种能够2n（两倍）预取的SDRAM被称为DDR SDRAM，个中DDR是Double Data Rate的兴趣。因为DRAM的重点速率有所发扬，能够从100MHz到200MHz。以是，DDR时期数据传输速率能够从200MT/s到400MT/s。其产物规格从DDR200到DDR400不等。
当发扬到了DDR2，DRAM的重点频率并没有比DDR时期有明显添补，最高频率从素来的200MHz添补到266MHz。但因为预取从2n添补到了4n，数据传输的速率仍旧有明显的添补，从400MT/s（DDR）到1066MT/s(LPDDR2)。因为IO口依然采用上下边沿采样数据，以是数据传输所运用到的时钟信号依然为接口速率的一半，比方1066MT/s的颗粒，咱们必要供应533MHz的时钟。但要已毕4笔数据的传输，咱们必要两个时钟周期才能够已毕。而DRAM重点内部，当时钟频率唯有266MHz。以是，每一个DRAM重点时钟周期，DRAM都邑发生4笔数据。而IO口时钟是533MHz，是以，每个IO口时钟周期要已毕两笔数据传输，又由于上下边沿均可采样，那么IO口一个时钟周期就正好可以已毕两笔数据的传输。
DDR3的预取添补到了8n，即每当读取某一列的时分，都邑一共读取8列的数据。然后，8笔数据将以串行的格式放到IO口上。以是当DRAM的重点频率变动不大的时分，预取的越众，IO口的速率就会越速。倘若DDR3的重点频率从100MHz到266Mhz，依据8n预取的相干，其数据传输速率能够抵达800MT/s到2133MT/s。当全天下开头运用DDR3内存条的时分，主流执掌器的Cacheline size都依然抵达了64Byte。当内存条位宽为64bit的时分，8n预取，BL8都正好吻合一个Cacheline的巨细。比方，一个重点时钟周期内，DDR3内存条一齐DRAM颗粒将会发生8笔64-bit，总共有512-bit数据（64-Byte)。这些数据将会透过DRAM的IO口输出，因为上下边沿采样，以是IO口的频率应当是重点时钟频率的4倍。如266Mhz的重点频率，IO频率应当是266Mhz乘以4取得1066Mhz，数据传输速率将会是这个IO频率的两倍2133MT/s。
遵循旨趣来说，倘若DDR4必要取得更速的数据传输速率，依据发扬来看，预取必要添补到16n。然而云云一来，与BL8（Burst Length为8），64bit的位宽以及Cacheline Size冲突。处分计划能够是：
三、预取16n，BL16，不改革内存条位宽，修正cacheline巨细。
四、预取16n，BL16，不改革内存条位宽，不修正cacheline巨细，修正内存驾御器尽量运用后8n数据。写操作也许必要先读后改等。
第一种计划对内存条以及内存驾御器改动均大。第二种计划鲜明没有须要由于机能并没有擢升。第三种计划倘若修正cacheline巨细则全体体例的架构要变动。第四种计划改动计划居中，必要取得机能和改动之间的一个均衡点。
最终，DDR4放弃了16n预取而保留了8n预取。但此时引入了新的观点 － Bank Group。这个观点的重点思念是通过两个分歧Bank Group的8n预取来拉拢出一个16n的预取。当DRAM颗粒取得了两笔数据的读号令，而且这两笔数据的实质散布正在分歧的Bank Group中。因为Bank Group能够独立已毕读取操作，两个Bank Group简直能够同时计划好这两笔8n数据。然后，这两笔8数据被拼接成16n数据放到IO口上。IO口的数据传输速率就能够抵达DDR3的两倍了。
但这种策画保存一个题目，奈何保障下一读操作的Bank Group与暂时Bank Group不是统一个？固然正在内存驾御器地方解码的时分，咱们能够把络续Cacheline分到分歧的Bank Group，然而倘若是Random的读操作，两个络续读操作的Bank Group也许恰巧是统一个。那么就会显现，正在一个Core时钟周期内，DRAM颗粒无法计划好两笔8n数据。云云，两笔读操作之间就会发生异常的恭候时刻。这些较长的恭候时刻正在DDR4标准中被标注为_L，无需恭候的被标注为_S。比方tCCD，列到列的恭候时刻，比方两笔读操作之间的时刻，倘若是无别的Bank Group，该时刻标注为tCCD_L(6 clock)，而倘若是分歧的Bank Group，则标注为tCCD_S(4 clock)。倘若BL8必要4clock传输8笔数据，络续读操作看待分歧的Bank Group就恰恰抵达16n预取机能。但倘若是无别的Bank Group，则每向外吐8笔数据，要停4笔数据的时刻，技能赓续传输8笔。拿DDR4 3200MT/s DRAM来说，本质机能唯有3200x8/12 = 2133MT/s。除了读操作外，写也会碰到好似题目。
到底，到了DDR5时期，预取从8n添补到了16n，而且一个通道的数据位宽从素来的64bit降为32bit。云云一来，通过16n预取，配合BL16就依然保障了Cacheline的巨细仍旧64Byte。
必要贯注的是Bank Group的观点并没有移除，以是DDR5比照DDR4，正在数据传输速率上，由于16n的原由，依然有一倍的擢升。目前标准最高可以扶帮到6400MT/s，为DDR4标准界说的两倍。
DDR5正在电源方面也有了少许变动。起首，重点的VDD电压从DDR4时期的1.2v下降到如今的1.1v。这无疑会带来必定水平的节能，但也添补了DRAM的策画难度。除了重点电压有所改革外，DDR5的供电模块也从体例主机板移到了DDR5内存条上。该成效模块（PMIC）要紧采用12v为输入，供应比方DRAM颗粒主电源，寄存器（RCD）电源，SPD芯片电源等等。更近的电源芯片无疑会带来更好的电源结构和更短的电源传输旅途，但也会添补不少本钱。
正在DDR4时期，数据通道的宽度为64-bit数据加上8-bit ECC，总共72条信号线n预取，DDR5的数据宽度降到了DDR4的一半，为32-bit，ECC仍旧8个bit。是以DDR5内存条面对两个选拔，一是沿用素来DDR4差不众Size的DIMM，又或者换成斗劲短的规格。终末，DDR5选拔了前者，但众出来的Pin被策画成了另一个通道。以是，正在DDR5内存条上，策画了两个子通道（Sub-Channel)散布正在DIMM的双方。每个子通道都有32-bit的数据加8-bit ECC。
因为DDR5采用了两个子通道正在统一根DIMM上，这导致每个子通道除了要供应40-bit的数据线外，还要异常供应号令与地方线的策画，那么DIMM的pin将不足用。为了处分这个题目，DDR5开头号令与地方线将会举办搀杂编码，同时有些号令将会采用双cycle举办采样。即倘若有10根信号线，那么一次传输通过双cycle举办采样，将会取得20个分歧的号令与地方信号。云云有用的处分了DIMM上信号管脚亏损的题目。新成效（
Rambus网站先容，DDR5正在素来DDR4的根蒂上，添补或者加强了以下成效：On-die ECC
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